硬件描述语言（HDL）是一种用形式化方法来描述数字电路和设计数字逻辑系统的语言。它是硬件电路设计人员与EDA工具之间沟通的桥梁，其主要目的是用来编写设计文件、建立电子系统行为级的模拟模型，即利用计算机的巨大能力对用VHDL建模的复杂数字逻辑进行模拟，然后再利用逻辑综合工具自动生成符合要求且在电路结构上可以实现的数字逻辑网表。根据网表和某种工艺进行版图设计，然后生成该工艺条件下电路的延时模型，模拟验证无误后用于制造ASIC芯片或者写入CPLD 和FPGA 器件中。

在EDA 技术领域中把用HDL语言建立的数字模型称为软核，把用HDL建模和综合后生成的网表称为固核。这些模块的重复再使用，缩短了开发时间，提高了产品设计、开发的效率。设计人员用VHDL进行设计时，不需要首先考虑选择完成设计的器件，就可以集中精力进行设计的优化。当设计描述完成后，可以用多种不同的器件结构来实现其功能。

很强的移植能力是一种标准化的硬件描述语言，同一个设计描述可以被不同的工具所支持，使得设计描述的移植成为可能。易于共享和复用采用基于库（Library）的设计方法，可以建立各种可再次利用的模块。

这些模块可以预先设计或使用以前设计中的存档模块，将这些模块存放到库中，就可以在以后的设计中进行复用，可以使设计成果在设计人员之间进行交流和共享，减少硬件电路设计可见，作为一种IEEE的工业标准，VHDL具有很多其他硬件描述语言所不具有的优点。

当然，VHDL也存在着不足之处，这主要体现在以下几个方面系统级抽象描述能力较差某些场合不能准确描述硬件电路综合工具生成的逻辑实现有时并不最佳综合工具的不同将导致综合质量的不同不具有描述模拟电路的能力可编程逻辑器件的发展历史及未来趋势 当今社会是数字化的社会，是数字集成电路广泛应用的社会。数字集成电路本身在不断地进行更新换代。

由于各个公司的文化背景和技术等方面的原因，导致各个公司的很多产品不能够兼容，同时由于设计语言的不同也导致了开发成果不能重复利用，从而造成了各个公司之间信息的交换和产品维护的困难。

提出了VHSIC（Very High Speed Integrated Circuit）计划，目的是采用一种新的描述方法来进行新一代集成电路的设计。同时便于管理有关武器承包商的电子电路技术文件，使其遵循统一的设计描述界面，以便将来在有新技术推出时，仍能重复再使用设计。